Veronica半导体速报

1.普渡大学提出DRC-Aid，用Agentic AI自动修复设计规则违规；NYU用强化学习+LSTM减少布线违规；爱丁堡大学提出LLM在EDA中从代码生成走向编排。

2.属于芯片设计验证/物理设计阶段，位于晶圆制造之前。

3.可能影响SynopsysCadence及先进节点芯片设计公司。4.先进节点设计规则激增，AI辅助可缩短迭代周期。

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1.北京大学提出BEOL互连堆叠结构热导率建模框架；上海科技大学、悉尼科技大学、慕尼黑工业大学联合发布IC-ThermBench开源基准，评估2.5D/3D IC热学习模型。

2.属于后道互连/先进封装热管理环节，涉及BEOL介质、金属互连及2.5D/3D集成。3.为台积电CoWoS等先进封装方案和AI加速器热设计提供评估工具。4.先进封装功率密度飙升，热建模精度直接决定芯片可靠性与性能释放。

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1.密歇根大学发布Fengshui框架，联合优化Chiplet池组成与定制AI加速器设计；海德堡大学提出统一互连网络，支持BrainScaleS神经形态系统基于Chiplet扩展。

2.属于Chiplet系统级设计/封装互连阶段，对应流程地图的封装与集成。3.有助于AMDIntelNvidia等推动Chiplet生态的芯片厂商，以及AI加速器初创公司。4.Chiplet设计涉及多芯片拆分、互连与热管理协同，该框架可降低能耗与设计成本。

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1.Reddit chipdesign用户称在5nm/4nm/3nm工艺PDK和版图中实测到栅极长度确为对应纳米值，与“命名纯营销”的说法不同。

2.属于前道晶体管制造，涉及光刻【蚀刻】等定义栅极长度的关键步骤。3.影响先进节点制程认知，涉及台积电三星Intel等代工厂的工艺文档。4.业内讨论：节点命名虽不再等于单一物理尺寸，但PDK中的栅极长度仍是实际设计参数，新人需区分节点标签与具体物理尺寸。

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