1. 开源EDA工具kepler-formal新增支持RTL与门级【时序等价性检查】功能，可验证逻辑综合前后电路功能等价性。

2. 属于芯片设计验证阶段，位于制造流程之前，是保证最终硅片功能正确的重要步骤。

3. 主要影响使用【开源EDA工具链】的小型芯片设计团队与学术研究，降低对商业工具的依赖。

4. 对于新人：时序等价性检查可防止综合过程引入功能错误，是数字IC流程中的关键一环，开源方案有助于降低设计门槛。

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