Veronica半导体速报

1. imec在ITF论坛发布最新技术路线图，预测CFET晶体管架构将于2033年左右在A7节点实现商用，堆叠式结构可节省约50%逻辑单元面积。

2. 该进展直接影响制造流程中的薄膜沉积与【蚀刻】环节——CFET需交替沉积硅/硅锗超晶格并选择性刻蚀释放纳米片通道。

3. 路线图背书将加速英特尔、三星、台积电三巨头的CFET预研竞赛；远期涉及二维半导体供应商。

4. 这相当于官方版的“半导体导航地图”：GAA（全环绕栅极）之后是CFET立体堆叠，再下一代可能是原子层厚度的二维材料。新人记住“FinFET->GAA->CFET->2D材料”这个进化链即可。

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1. 比利时imec旗下IC-Link宣布加入台积电3DFabric联盟，共同推进chiplet架构、异构集成和先进封装驱动的系统级优化。

2. 合作聚焦后端封装环节：通过混合键合等技术将不同制程/功能的芯片单元无缝集成于单一封装内，提升互联密度。

3. 强化台积电在CoWoS及3D Fabric生态的主导地位；为依赖先进封装的AI芯片设计公司提供更成熟的EDA和工艺参考流程。

4. 这是后摩尔时代的典型动作：当单片芯片缩微变难，就把不同小芯片像搭乐高一样拼在一起。新人可理解为台积电在给未来的“乐高拼接”规则拉人入伙。

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1. 投行Evercore ISI报告指出，NVIDIA宣称的35倍TCO优势并未完全获得AI工程师共鸣，且其70%以上的高毛利率被部分客户认为过高。

2. 下游测试与部署成本成焦点：超大规模客户指出NVIDIA的TCO计算未充分考虑芯片周边功耗（含散热），该部分可占总体拥有成本的30-50%。

3. 若客户转向自研ASIC或“够用”替代方案，可能影响NVIDIA长期市占率，利好【博通】、Marvell等定制AI芯片厂商。

4. 简单说：部分大客户觉得NVIDIA的芯片虽然强，但太贵且太费电（尤其是配套散热），开始自己设计“专供版”来省钱。这决定了未来AI芯片的市场结构。

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1. 台积电董事会一次性批准约312.8亿美元资本拨款，用于先进制程产能、晶圆厂建设和厂务设施，为史上单次最大规模授权之一。

2. 资金将直接注入【前端制造】（光刻至CMP全流程）及后端的先进封装产能扩张，包括3D Fabric平台。

3. 利好ASML等设备供应商及厂务工程承包商；同时加剧与三星、英特尔的产能竞赛。

4. 这笔巨款相当于台积电半年以上的资本开支，显示出其在2nm及以下制程和先进封装领域的“饱和式投入”决心，新入行者可关注由此带来的设备采购潮。

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1. 斯坦福大学团队发现，在5nm以下线宽，传统铜互连因表面散射导致电阻率暴增一个数量级，而铌磷化物薄膜因量子保护表面态，在1.5nm厚度时导电性反超铜。

2. 该材料属于前道薄膜沉积与互连环节的未来候选方案，旨在解决晶体管缩小后导线电阻失控的物理瓶颈。

3. 若实现整合，将颠覆Lam Research、应用材料等沉积设备商的互连材料路线；但现阶段仍缺集成工艺与可靠性数据，距量产至少十年。

4. 可以这样理解：晶体管越做越细，连接它们的导线却变“堵车”。传统铜线太细时电阻飙升，而新材料像开了专用量子公交车道，越细反而越通畅。

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