Veronica半导体速报

三星电子正在研发“多堆叠FOWLP”技术，将铜柱深宽比从3-5:1提升至15-20:1，结合扇出晶圆级封装，目标在手机等移动设备中实现高带宽内存（HBM）。属于后道封装环节（第15步），涉及铜柱互连与FOWLP工艺，可提升I/O数量，预期带宽提升15-30%，堆叠层数达1.5倍以上。直接推动三星Exynos 2800/2900等移动处理器发展，可能影响高通、苹果等移动SoC厂商的路线选择，改变AI手机硬件架构。当前手机LPDDR的带宽与功耗已成端侧AI瓶颈，移动HBM若能量产，将真正开启智能终端的agentic AI体验，值得关注。

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社区开发者用SystemVerilog从零设计了一款SIMD扫描线三角形光栅化器，并开源仿真代码与详细博客，实现了图形渲染的硬件加速。属于数字芯片设计中的【硬件加速器】开发，对应逻辑设计与验证阶段，用于理解如何用硬件描述语言实现复杂图形算法。项目对FPGA/ASIC设计人员有参考价值，尤其帮助新人学习如何构建可综合的图形流水线，在GPU、图像处理器等领域有启蒙意义。通过完整项目（博客

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开发者使用自研DTS静态分析工具socc对Orange Pi 5设备树进行检查，发现若同时启用所有外设，峰值DDR带宽需求达65575 MB/s，超过理论极限51200 MB/s的28%。属于SoC系统设计中的内存带宽规划环节，涉及芯片设计阶段的DDR接口与外设管理，直接影响系统稳定性和实际性能。问题影响使用【瑞芯微RK3588】的开发板厂商与嵌入式开发者，揭示了许多开发板未充分考虑并发外设带宽的隐患，可能导致掉帧、杂音等故障。该工具开源（GitHub

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据泄露/预测数据，【长鑫存储（CXMT）】2026年第一季度营收74.6亿美元，净利润48.5亿美元，同比增长719%，业绩异常亮眼。属于前道晶圆制造环节（DRAM生产），其产能爬升与良率提升直接改变全球存储芯片供需格局。直接冲击三星、SK海力士、美光三大巨头，叠加长江存储（YMTC），中国存储厂商正从两翼打破垄断。存储市场长期由三巨头寡头控制，CXMT的崛起将加剧周期波动，未来可能面临产能过剩风险，值得产业链上下游警惕。

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社区分享了讲解【APB总线协议】的优质视频，以及关于FPGA与开发板区别的深度讨论（开发板=软件控制固定硬件，FPGA=自定义硬件逻辑）。涵盖SoC芯片设计中的总线协议基础（APB常用于外设连接）与可编程逻辑入门概念。相关内容有助于Xilinx/AMD、Intel/Altera等FPGA平台以及所有SoC设计公司的从业者打牢基础。对于刚入行的半导体工程师，理解APB时序、掌握软硬件设计差异是进阶必修课，这些经社区精选的资源可大幅缩短学习曲线。

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